SmartDV与Mirabilis Design日前宣布达成战略合作，推出SmartDV硅知识产权（IP）的系统级模型，助力系统级芯片（SoC）架构师和系统设计师在寄存器传输级（Register Transfer Level，RTL）开发启动前，就进行精准、高质量的架构探索与规格优化工作。
本次合作将SmartDV经量产验证的IP，与Mirabilis Design的VisualSim®系统级建模平台相结合，为客户提供可反映实际实现行为的经全面验证的架构模型。双方将携手解决行业核心需求：针对日益复杂的SoC和多芯片系统实现更早、更快且更可靠的架构性决策。
实现更快速、更精准的早期架构探索
通过本次合作，SmartDV的IP可以以系统级模型的形式提供，其功耗和性能均参照SmartDV的RTL设计标准进行了校验。
与传统的纯RTL评估不同，系统级建模支持工程师针对IP配置参数、SoC拓扑结构、流量模式及资源分配开展快速试验，通过让工程师洞悉各类架构选择的内在要素，从而以数量级的效率提升来加速设计。
“本次合作使我们的客户能够将架构验证工作前移至设计流程的最初阶段，”SmartDV首席执行官兼董事总经理Deepak Kumar Tala说道。“得益于采用我们的量产级RTL设计来进行模型的验证，设计师现在可使用这些模型来评估真实的系统级行为，进而做出更优决策，打造更高质量的设计。”
“因为系统复杂度持续攀升，就需要在比以往任何时候都更早的阶段开展架构决策的验证工作，”Mirabilis Design创始人Deepak Shankar说道。“通过与SmartDV合作，我们正在助力客户在设计实现启动前，就能精准且自信地去探索、优化并验证基于IP的架构。”
在RTL开发前就完成SmartDV IP的配置优化
本次合作的一个核心优势在于，客户可在RTL集成启动的很早之前，就在架构层面完成SmartDV IP的配置优化。架构师能够评估不同配置选择对系统性能、功耗效率及可扩展性的不同影响，并在决定进入实施前最终锁定经过验证的规格。
这一早期优化举措提升了设计的可预测性，降低了后续开发风险，并可确保SmartDV的IP能以最高性能去适配目标应用和系统约束并进行部署。
首款产品：SmartDV CXL系统级模型
本次合作的首款落地产品是SmartDV CXL IP的系统级模型。
通过使用该模型，架构师可将SmartDV的CXL IP集成至完整的SoC或多芯片架构中，并开展以下维度的评估：
·CXL拓扑结构和主端与设备（host–device）间的连接
·带宽利用率与延迟表现
·内存扩展与一致性数据流
·与中央处理器（CPU）、图形处理器（GPU）、神经网络处理器（NPU）、加速器及内存子系统的交互
该CXL模型支持各类架构性试验，例如调优缓存策略、仲裁机制、地址映射及流量分配，以最大幅度提升整体系统效率。
展望未来
SmartDV与Mirabilis Design均致力于为早期架构探索打造可扩展的、面向未来的解决方案。首批发布的模型聚焦CXL协议，后续将逐步扩展到更多的SmartDV IP模块，实现跨协议、跨应用的覆盖范围。
SmartDV的系统级IP模型现已可作为VisualSim®平台的组成部分并即刻可用，同时可集成至客户定制化的SoC架构及开发流程中。
